前回からの続きで、A/D変換回路周りを配線して、FPGAでA/D変換部分の駆動回路とFT2232Dとの同期回路を作りこみました。（知恵熱が出そうです）
一応、KAF8300のフルサイズ（3326X2504）のベイヤー画像をPCで取得できるところまで進みました。
FPGAで作ったFIFOは256ByteのものでこれだけでA/D変換（AD9826）の出力データとFT2232Dへの書き込みタイミングを賄うのは容量が足りないため、結局FT2232Dが負けないようにCCDの読み出しをゆっくりにして解決しています。（とりあえずの処置）
思ったほどFT2232Dの245FIFO（Synchronous）速度がでていないので、宿題になっています。（TXE#がHのままLにすぐ落ちない）
PCへの読み込みS/Wは、テスト用の最小限の機能なのです。
上の画像がCCD中央部の拡大画像。下の小さい画像がCCD全エリアのサムネです。 単純ストレッチで縮小しているためベイヤー配列によるモアレが出ています、最初階調がおかしいということで回路を調べましたが間違いは見つからずA/Dではこんなことにはならないよねーっと悩んでいましたが、拡大してみたらモアレと気が付きました。 あと、ノイズ多いです、テストは8ビットなのですがこれじゃダメダメです。 画像読み込みは１２秒程度、CCD的には３秒程度なのですが･･･
とりあえず、ベイヤーを見ることができて良かったです。
この後は、何か映るようにレンズ又はピンホールを取り付けてみます。
